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职位介绍: 岗位职责 - 负责ASIC数字模块的 RTL 设计与实现，覆盖寄存器控制、总线接口、数据搬运、状态机、FIFO、流控和异常处理等逻辑。 - 参与制定spec，根据 spec、系统架构和接口定义完成模块级微架构拆解，参与 spec/RTL review、问题修复，负责模块级回归闭环，提升设计的可验证性、可观测性。 - 参与片上总线和数字接口开发，重点包括 AXI/AHB/APB、SPI、FIFO、streaming data path、片上存储等相关逻辑。 - 配合综合、CDC、lint、LEC、DFT 等前后端流程，推动模块达到可集成、可综合、可收敛的工程质量。 - 参与寄存器定义、异常恢复、时钟/复位策略、debug hook 等设计细节讨论，支撑 SoC 集成与 tapeout。 - 在明确约束下合理使用 AI 工具提升开发效率，并对最终设计质量负责。任职要求 - 本科及以上学历，微电子、电子、集成电路、自动化、计算机等相关专业。 - 1-5 年数字 IC 前端设计经验，具备 Verilog/SystemVerilog RTL 编码能力。 - 具备片上总线优先，包括 AXI、AHB、APB、SPI、I2C、UART 中的若干类。 - 有40nm以上工艺节点流片经验者优先，有SoC 集成、post-silicon 问题修复经验者优先。 - 具备设计自检意识，理解可综合性和工程可落地性，熟练掌握DFT设计方法。 - 熟悉 Linux 开发环境，能使用 Python/Shell 中至少一种做简单脚本和自动化辅助。 - 具备良好的沟通能力和协作意识，能与验证、后端、DFT、测试工程师高效协作。 - 有神经接口、生物电采集、医疗电子、低功耗可穿戴设备相关经验者优先。 - 熟练掌握 AI vibe coding。

其他信息: 语言要求：不限; 行业要求：学术/科研

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