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职位介绍: 职位描述 1. 基于FPGA的 400G RDMA 数据面设计与实现基于 Altera FPGA 平台，负责 400G RDMA Engine数据面逻辑的架构设计、RTL开发与优化，实现RoCEv2协议栈的硬件卸载，达成400Gbps线速和端到端低延迟。 2. 性能优化与时序收敛针对 400G 高吞吐场景优化数据通路流水线，在FPGA上完成资源与时序收敛（主频≥250MHz），优化 LUT/FF/BRAM/DSP 利用率，降低端到端延迟。 3. 基于CPU-FPGA协同的 400G RDMA 控制面设计与实现定义清晰的软硬件边界，包括控制结构体与寄存器手册，配合软件团队开发用户态驱动实现IB verbs API到FPGA寄存器的翻译。 4. 验证、调试与板级联调搭建 FPGA 仿真验证环境实现模块级和系统级仿真确保功能正确；与软件团队协作运行基准测试和400G线速压力测试，调优数据面参数以降低尾延迟。职位要求 1. 学历与经验电子/通信/计算机/微电子等相关专业本科及以上，至少 5~8 年 FPGA 开发经验，主导过基于 FPGA 的网络加速/智能网卡项目，实现过 100G/200G/400G 以太网数据面或 RDMA/RoCEv2/TCPIP Offload 硬件逻辑。 2. FPGA 核心技能精通 Verilog/SystemVerilog，熟悉 Quartus Prime 开发流程。深入理解 FPGA 架构，包括Hard IP、Transceiver 配置、片上存储层级等。具备大规模数据通路设计经验，包括总线互联、DMA 引擎、跨时钟域处理、时序约束与收敛。 3. 网络与 RDMA 专业知识熟悉以太网协议栈，深入理解 RoCEv2 传输层的可靠传输机制与拥塞控制逻辑、以及基于CPU-FPGA协同的控制面-数据面分离架构。 4. PCIe 与软硬件协同熟悉 PCIe Endpoint 架构，能在 FPGA 侧实现控制寄存器文件与 CPU 驱动对接。了解 Linux 用户态 RDMA 编程，能与驱动工程师协商寄存器接口定义。

其他信息: 语言要求：普通话; 行业要求：科技推广服务

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