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职位介绍: 【核心职责】 1.架构规格拆解与微架构定义 (Spec-to-Micro Architecture) 深度理解算法需求，将高阶算法规格（High-level Algorithm Spec）拆解为可落地的硬件微架构（Micro-architecture）。 负责 data path 的设计与规划，针对矩阵加、减、乘（Matrix Mul/Add/Sub）等核心算子进行硬件实现方案评估，在面积、功耗和时序之间寻找最优解。 输出高质量的设计文档（Design Spec），定义清晰的模块接口、流水线级数（Pipeline stages）及控制逻辑。 2.核心算力单元设计与 PPA 优化 (Core Logic Design) 主导核心运算单元（MAC Unit, Vector Processing Unit, Systolic Array）的 RTL 设计（Verilog/SystemVerilog）。 针对 DSP 硬件加速场景，设计高效的定点/浮点运算逻辑，解决精度与溢出保护（Saturation/Rounding）问题。 负责关键路径（Critical Path）的时序优化，通过 Retiming、Logic Duplication 等手段确保高频运行。 3.数据流规划与存储管理 (Dataflow & Memory Hierarchy) 设计高效的数据搬运机制，优化 DMA 控制器及总线接口，最大化计算单元的利用率（Utilization）。 负责本地存储（SRAM/Register File）的架构设计，优化数据复用（Data Reuse）策略，减少对总线带宽的依赖，降低动态功耗。 解决复杂的数据冲突与乒乓操作（Ping-Pong Buffering）逻辑，确保数据流吞吐（Throughput）匹配计算峰值。 4.高质量交付与全流程协作 配合验证团队（DV）制定验证计划，协助定位复杂的算法逻辑 Bug，确保功能正确性。 配合后端团队（PD）进行物理实现反馈，针对拥塞（Congestion）和功耗热点（Hot spot）优化 RTL 代码。 执行 Lint、CDC、RDC 检查，确保代码质量达到“0 Warning”的高标准交付。【任职要求】 1.必备条件： 教育背景：电子工程、微电子、计算机科学或数学相关专业本科及以上学历。 工作年限： 4-8年 ASIC 前端设计经验，必须具备 NPU、DSP 或 GPU shader 核心模块的设计经历。 核心能力： 算力硬件化：深刻理解计算机体系结构，精通矩阵运算的硬件实现原理（如脉动阵列、SIMD架构）。 数据流掌控：对 Memory Hierarchy 有深刻认知，擅长设计高带宽、低延迟的数据加载与存储逻辑。 技术栈要求： 精通 Verilog/SystemVerilog，具有良好的代码风格。 熟悉常见的总线协议（AXI4, AHB, ACE-Lite）及片上互联机制。 熟练使用 Python/C++ 进行简单的算法建模或 Bit-true 模型对比（Co-simulation）。 2.加分项： 有 AI 推理芯片（Inference Chip）或高性能 DSP 成功流片及量产经验。 熟悉 AI 框架（PyTorch/TensorFlow）或编译器（TVM/Glow）对硬件的映射机制。 有 22nm/12nm/7nm 及以下先进工艺节点的设计经验，熟悉低功耗设计流程（UPF/CPF）。

其他信息: 语言要求：不限; 行业要求：电子/半导体/集成电路

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