数字前端工程师
30-60k·15薪
上海
5-10年
本科
招1人
8月14日更新
项目经理
· 江苏高猎企业管理有限公司
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- 职位介绍
- 岗位职责
1.RTL设计与实现：使用Verilog/SystemVerilog进行高质量、可综合的RTL代码编写和仿真验证。集成IP（如CPU、DSP、各类接口IP），并完成子系统级和芯片级的集成。并使用Design Compiler等综合工具，将RTL代码综合为门级网表，完成综合后的形式验证（Formality）。
2.开源IP的评估与引入：负责从开源社区（如OpenCores、GitHub等）筛选、评估和导入符合项目需求的Verilog/SystemVerilog开源代码，完成代码质量检查（Lint/CDC检查）、功能评估、PPA评估。
3.SDC时序约束编写与维护：负责编写、验证和完善芯片模块级及全芯片级的时序约束文件（SDC），包括时钟定义、输入/输出延迟、时序例外等。与后端STA团队紧密配合，确保时序约束准确反映设计意图。
4.团队的协同支持：与后端工程师合作完成设计的物理实现，参与时序收敛过程中的约束迭代与优化，完成后仿真测试与迭代。与测试团队协作，对原有代码进行修改适配测试目的需求。
任职要求
电子工程、微电子、集成电路、计算机等相关专业本科及以上学历，具有3年以上数字IC前端设计经验。
1.熟练Verilog/SystemVerilog硬件描述语言，熟悉数字前端设计全流程，包括Lint检查、综合（Synthesis）、形式验证（Formal Verification）、静态时序分析（STA）等。
2.熟练掌握SDC时序约束的语法、编写与调试，理解约束的物理含义及其对后端实现的影响。
3.熟悉VCS、DC、Spyglass、PT、Formality、Xa等EDA工具的使用。
4.熟悉Tcl、Perl、MakeFile、Python或Shell等脚本语言，能够编写自动化流程脚本。
（加分项）DFT设计：如具备DFT能力，负责或参与Scan Chain插入、MBIST、ATPG等可测性设计工作，制定DFT方案并确保测试覆盖率达标。
- 其他信息
- 语言要求：不限
- 行业要求：计算机软件
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