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职位介绍: 芯片自研总线设计专家--硕5-深圳上市-上海深圳西安工作职责 1. 主导自研总线Cache Coherence协议的架构设计、详细设计，包括协议状态机、事务处理流程、冲突解决机制等，结合SOC整体需求定义协议规范，确保协议的正确性、高效性及可扩展性。 2. 负责Cache Coherence相关模块的逻辑设计、RTL编码，参与模块的集成、仿真验证及调试，配合验证团队搭建验证环境、制定验证方案，确保模块功能符合设计要求。 3. 针对总线缓存一致性的性能瓶颈（如死锁、活锁、带宽瓶颈、延迟优化等）进行分析、建模及优化，提升总线整体性能，满足SOC各IP核的数据交互需求。 4. 跟踪Cache Coherence领域前沿技术（如CCIX、CHI、NVLink等协议演进），结合公司自研总线需求，引入先进技术理念，推动技术迭代升级。 5. 负责Cache Coherence相关技术文档的编写、归档，包括架构设计文档、详细设计文档、协议规范文档等，沉淀技术资产。 6. 指导团队成员开展Cache Coherence相关技术研发工作，解决研发过程中的技术难点，提升团队整体技术能力；配合跨部门（验证、后端、系统）协作，推动项目顺利交付。 7. 参与总线自研项目的技术方案评审、风险评估，提出针对性的优化建议，保障项目进度及质量。任职要求 1. 硕士及以上学历，计算机、微电子、电子信息工程等相关专业，5年及以上芯片SOC领域Cache Coherence相关研发经验，有自研总线Cache Coherence协议设计经验者优先。 2. 精通Cache Coherence核心原理，深入理解MSI、MESI、MOESI等经典一致性协议，具备协议架构设计、状态机优化、事务流程规划的实战能力。 3. 熟练掌握RTL编码（Verilog/VHDL），具备复杂逻辑模块的设计、仿真及调试能力，熟悉Synopsys、Cadence等主流EDA工具（VCS、Verdi等）。 4. 有SOC总线（如AXI、AHB、OCP）或片间互联总线（CCIX、CHI）相关研发经验，理解总线事务处理机制，能结合缓存一致性需求优化总线交互逻辑。 5. 具备良好的问题分析与解决能力，能独立应对Cache Coherence领域的复杂技术难题（如死锁排查、性能瓶颈优化等）。工作地点上海上海-浦东新区张江人工智能岛广东省深圳市南山区深圳湾科技生态园10栋企业总部陕西省西安市高新区泰华金贸国际-1号楼

其他信息: 语言要求：不限; 行业要求：专业技术服务

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