模拟/混合信号设计/leader 75-80k·16薪
西安-雁塔区 5-10年 硕士 招5人 7月21日更新
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李心怡 2天前在线 已认证
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职位介绍
1.电路设计与仿真: 负责关键模拟/混合信号电路模块的晶体管级设计、仿真和优化。核心模块包括但不限于: ① 高性能锁相环:整数/小数分频PLL、低抖动LC/Digital PLL。 ② 时钟数据恢复电路:用于高速SerDes(≥32Gbps)的Bang-Bang CDR或线性CDR。 ③ 时钟调理电路:相位插值器、占空比校正器、可编程延迟线、时钟缓冲器。 ④ 高速数据路径电路:串行器/解串器、均衡器。 2.系统集成与验证: 与系统架构师、数字设计及后端团队紧密合作,定义模块规格,并完成芯片级集成后的性能验证与调试。 3.版图指导与后仿: 指导版图工程师完成高性能模拟电路的版图设计,确保匹配性、抗干扰性并优化寄生参数。完成包含寄生参数的后仿真,确保电路在工艺角、电压、温度变化下的鲁棒性。 4.测试与支持: 参与制定测试方案,支持测试工程师完成芯片流片后的实验室测试、性能表征和故障分析。 5.技术文档: 撰写详细的设计文档、仿真报告和测试报告。 应聘条件: 1.教育背景: 微电子、电子工程、集成电路设计等相关专业,硕士研究生及以上学历。 2.经验技能: ① 扎实的模拟电路基础,深入理解CMOS/BJT器件物理、噪声、反馈系统、稳定性等。 ② 具有至少一个完整的PLL、CDR、DLL或高速IO等模块的流片经验。 ③ 熟练使用Cadence Virtuoso、Spectre、AMS Designer等主流IC设计工具。 ④ 具备晶体管级电路设计、仿真及调试能力,能独立完成DC、AC、瞬态、噪声、稳定性等仿真分析。 ⑤ 熟悉混合信号设计流程,了解数字控制逻辑与模拟电路的协同设计。 ⑥ 良好的团队合作精神、沟通能力和解决问题的能力。 ⑦ 语言能力: 具备良好的英文技术文献阅读能力。 具备以下任一方向有深入经验者优先考虑: ① 超低功耗或超低抖动时钟电路设计。 ② 基于FinFET先进工艺(10nm及以下)的高速接口设计。 ③ SerDes PHY设计经验(熟悉PCIe, USB, Ethernet, DDR/LPDDR等协议者更佳)。 ④ 工具与技能: 熟练使用MATLAB/Python/C等工具进行系统建模、数据分析和自动化脚本编写。 ⑤ 项目经历: 有成功量产项目经验,或在国际顶级会议/期刊(如ISSCC, VLSI, JSSC)上发表过相关论文者将获得极大加分。
其他信息
语言要求:普通话 + 英语
行业要求:电子/半导体/集成电路

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