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职位介绍: ▶ 方向①：做过 SOC ATPG，必须做过 sOclevel 的，只做过 tile 的不行。 ▶ 方向②：做过 DFT DV，具体是做过 HBMphy/PClephy 验证或其他 DFT 验证的人 DFT DV 的卖点:SOC DV 只懂 1-2 个 ip，DFT DV 可以接触到更多 ip，更深更广。 ▶ 方向③：做过数字前端 STA 的，必须 5 年+，前端 STA 主要是出 constraint(约束) 的;后端 STA 是偏向 signoff，不合适。 ▶ 方向④：MBIST。 Responsibilities: The candidate is expected to be responsible for following tasks 1. Participate in SOC full chip DFT feature and architecture definition; 2. Implement SOC DFT function including SCAN, Boundary SCAN, MBIST, Analog Macro test logic; 3. Generate DFT related timing constraints and work for timing closure; 4. Develop and verify high coverage and cost-effective test patterns for the production test;5.Evaluate and establish the advanced DFT tools and flow. Qualifications: 1. 8+ years’ experience for Bachelor or 5+ years for Master in DFT design and verification, test pattern development; 2. Good Knowledge of Scan/ATPG, MBIST and boundary scan and other DFT techniques; 3. Good Knowledge of industry DFT tools like DFTMax, TetraMax ,TestKompress, FastScan, Tessent Mbist, SMS etc. 4. Good knowledge of digital SoC/ASIC design, including STA, verification and RTL coding; 5. Proficient in hardware description languages such as Verilog, System Verilog and VHDL; 6. Good Knowledge of script language, such as Tcl, Python, Perl; 7. Good English communication skills; 8. Strong commitment to schedule and work quality, good team player.

其他信息: 语言要求：普通话 + 英语; 行业要求：计算机软件,电子/半导体/集成电路,人工智能

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